Großflächige Leiterbahnmuster im Rolle-zu-Rolle-Verfahren

Kurzbeschreibung

Im Projekt LEO (Plattform-Technologie zur ressourcenschonenden Fertigung von Leiterbahnen auf großflächigen mit Elektronik bestückten Oberflächen) bündeln das Fraunhofer ISE und die Fraunhofer EMFT ihre Kompetenzen zur Feinlinienmetallisierung und Rolle-zu-Rolle Prozessierung sowie der Dünn-Chip Integration in Folien. Durch den neuen Prozess soll die Herstellung von sehr großflächigen Leiterbahnmustern möglich gemacht und die Integration von Elektronikbauteilen vereinfacht werden. Das Verfahren, das auf der selektiven Strukturierung einer dünnen Aluminium/Kupfer/Polymer-Schichtfolge durch Druck- oder Laserprozesse und der nachfolgenden galvanischen Kupferabscheidung beruht, hat perspektivisch das Potenzial auch klassische Prozesse der Leiterplattenherstellung kostengünstiger und gleichzeitig umweltfreundlicher und ressourcenschonender zu machen. An Hand eines ersten Leiterplatten-Designs konnten mit der neu entwickelten Prozessfolge dünne, galvanisch verstärkte Leiterbahnen auf 50 µm dicken Foliensubstraten hergestellt werden.  In Abstimmung mit dem Beraterkreis aus führenden Vertretern der Elektronik- und Galvanikindustrie soll die Prozessfolge stabilisiert und in eine kostengünstigen Rolle zu Rolle-Prozess übergeführt werden. Ferner soll demonstriert werden, dass sich der Prozess zur Herstellung ultradünner Chip-Packages eignet, die ohne klassische Drahtbonds auskommen. 

Partner

Fraunhofer-Institut für Solare Energiesysteme ISE

Gefördert

Das Projekt wird über das Fraunhofer-interne Programm WISA gefördert.