APECS Pilotlinie

Die APECS  (»Advanced Packaging and Heterogeneous Integration for Electronic Components and Systems«) Pilotlinie im Rahmen des European Chip Acts steht im Einklang mit den strategischen Zielen der Europäischen Union, die technologische Resilienz, das Wirtschaftswachstum, die länderübergreifende Kooperation, die umweltfreundliche Fertigung und die globale Wettbewerbsfähigkeit zu fördern. Sie wird systematisch einen langfristigen und offenen Ansatz für europäische Interessengruppen (insbesondere KMU und Start-ups) aus der gesamten Wertschöpfungskette fördern, von Materialien bis hin zu Anwendungen.

Kernpunkte der APECS Pilotlinie

APECS hat sich als Ziel gesetzt, die führende europäische Plattform für Innovationen in den Bereichen Advanced Packaging und heterogene Integration zu werden. Dadurch soll die europäische Halbleiterindustrie im internationalen Wettbewerb gestärkt, aber auch eine treibende Kraft hinter der nächsten Generation integrierter Systeme werden.

Durch die Zusammenführung verschiedener Technologien, die Förderung von Zusammenarbeit auf mehreren Ebenen und den nahtlosen Zugang zu innovativen Lösungen zielt APECS darauf ab, eine resiliente und vitale Interessengemeinschaft aufzubauen, die europäischen Unternehmen – von Startups über KMU bis hin zu Industriegrößen – eine Schlüsselrolle im globalen Halbleitermarkt ermöglicht. Darüber hinaus integriert APECS als umfassende Plattform End-to-End-Design- und Pilotproduktions-fähigkeiten, um Innovationen aus der Spitzenforschung in praxisnahe und skalierbare Fertigungslösungen überführen zu können.

Heterogene Integration

Die Halbleiterforschung und -entwicklung ist das Herzstück der aktuellen technologischen (R)Evolutionen, die von Künstlicher Intelligenz und Hochleistungsrechnen über moderne Verteidigungssysteme bis hin zu Robotik, Leistungselektronik, drahtloser Kommunikation, E-Health, Quantentechnologien und mehr reichen. Solche zukünftigen elektronischen Systeme werden immer mehr Funktionen erfordern, die nicht von einem einzigen Chip geleistet werden können, selbst wenn fortschrittliche sogenannte System-on-Chip (SoC) Konzepte verwendet werden. Heterointegration wird über die aktuellen System-in-Package-Ansätze (SiP) hinausgehen und ist für elektronische Systeme und Geräte der nächsten Generation, die auf zukünftigen CMOS-Knoten, SiGe, SiC, III/Vs wie GaAs oder GaN und allen verschiedenen Arten von mikroelektromechanischen Systemen (MEMS) basieren, von entscheidender Bedeutung.

Chiplets

Die Idee hinter Chiplets ist, mehrere IC-Design-Blöcke für unterschiedliche elektronische Rechenfunktionen zu kombinieren, und diese als Ensemble von einzelnen kleinen IC-Bausteinen in einem System zu integrieren. Unter IP-Cores wird ein vielfach einsetzbarer, vorgefertigter Funktionsblock eines Chipdesigns in der Halbleiterindustrie verstanden. Meist wird dieser als geistiges Eigentum des Entwicklers (IP: intellectual property) weiter an andere IC-Designer lizenziert, um ihn in ein anderes, meist größeres, IC-Design zu integrieren. Die verschiedenen Blöcke sind dabei bereits getestet und können wie ein Puzzle zusammengesetzt werden, sodass man vorhandene IC-Strukturen verwenden und nur Teile neu entwerfen muss. Ein Chiplet ist also kein voll funktionsfähiger Einzelchip, sondern ein Teil eines Chips, den man mit anderen Funktionselementen kombinieren kann. Die Konzepte und ersten Implementierungen von Chiplets versprechen nicht nur höhere Integrationsdichten, sondern berühren auch Umwelteigenschaften der Elektronik in Bezug auf Ressourceneffizienz, kritische Rohstoffe, Modularität und Wiederverwendbarkeit von Designblöcken.

Fraunhofer EMFT in der APECS Pilotlinie

Das Fraunhofer EMFT trägt mit seinen umfangreichen Kompetenzen in den Bereichen Circuit Design, heterogene 2.5/3D-Integration sowie Analyse und Test zur APECS-Pilotlinie bei. Die Wissenschaftlerinnen und Wissenschaftler des Fraunhofer EMFT werden u.a. an den folgenden Themen arbeiten:

• Design-Prozess für grundlegende Funktionen von Chiplets und Sensor-Chiplets (IP-cores)
• System- und Technologie Co-Design (STCO) für heterogen integrierte Chiplet-Systeme, einschließlich Simulation, Bereitstellung von PDK und ADK
• 2.5D- und 3D-Chiplet-Integrationstechnologien für die modulare Assemblierung von heterogenen Systemen
• Charakterisierung und Test komplexer Chiplet-Architekturen und RF-Systeme
• Sensoraufbau zur Quantifizierung von ESD-Ereignissen während des Montageprozesses sowie optimierte Testaufbauten für Robustheitstest und Qualifizierung von Chiplets
• Demonstratoren für die Heterointegration von Hochleistungs-RF-Chiplets im mm-Wellen- und Sub-THz-Bereich

Koordination und Förderung

Die APECS Pilotlinie wird von der Fraunhofer-Gesellschaft koordiniert und von der Forschungsfabrik Mikroelektronik Deutschland (FMD) implementiert. Die FMD als Kooperation des Fraunhofer-Verbunds Mikroelektronik mit den Leibniz-Instituten FBH und IHP ist die zentrale Anlaufstelle für alle Fragestellungen rund um die mikro- und nanoelektronische Forschung und Entwicklung in Deutschland und Europa.

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