Waferbasierte Herstellungsverfahren von supraleitenden Qubits

Das Fraunhofer EMFT entwickelt integrierte Quantenschaltungen auf Basis supraleitender Materialien, die bei Millikelvin-Temperaturen arbeiten. Unter Nutzung etablierter Prinzipien der Halbleiterfertigung in einer industrietauglichen 200-mm-Pilotlinie können die Quantenchips in einer Weise entworfen und verarbeitet werden, die sich eng an der klassischen integrierten Schaltungsfertigung orientiert. Dies eröffnet einen praktikablen Weg in Richtung skalierbarer Quantenhardware.

Supraleitende Qubits: Skalierbarkeit über 100 Qubits hinaus

Viele der derzeitigen supraleitenden Qubit-Systeme werden noch immer in kleinen, spezialisierten Laborprozessen hergestellt. Um eine echte Skalierbarkeit von QPUs zu ermöglichen, konzentriert sich das Fraunhofer EMFT auf die Entwicklung von CMOS-kompatiblen Fertigungsabläufen im Foundry-Stil für supraleitende Qubits auf 200-mm-Wafern. Diese Prozesse entsprechen den industriellen Kontaminationskontrollstandards und werden in der professionellen Pilotproduktionslinie des Instituts auf Industrieebene umgesetzt. Aufbauend auf jahrzehntelanger Erfahrung in der Halbleiterfertigung verfolgt das Fraunhofer EMFT das Ziel, sowohl die Präzision als auch die Reproduzierbarkeit zu erreichen, die für die skalierbare QPU-Fertigung erforderlich sind.

Energierelaxationszeiten von bis zu 200 µs

Zu den wichtigsten Schaltungselementen eines supraleitenden Qubits gehören koplanare Mikrowellenresonatoren und Josephson-Junctions. Unter Verwendung eines vollständig auf Aluminium basierenden Prozessablaufs hat das Fraunhofer EMFT Energierelaxationszeiten von bis zu 200 µs nachgewiesen. Um die Leistung, Gleichmäßigkeit und Integrationsfähigkeit weiter zu verbessern, konzentriert sich die laufende Entwicklung auf folgende Bereiche:

• Optimierung des vollständig auf Aluminium basierenden Prozesses hinsichtlich Materialqualität, Gleichmäßigkeit auf dem Wafer und Wiederholbarkeit von Wafer zu Wafer
• Charakterisierung und Optimierung der Oxidbarriere des Josephson-Junctions
• Verbesserung des Qualitätsfaktors von koplanaren Wellenleiterresonatoren über mehrere supraleitende Materialien hinweg
• CMOS-kompatible Integration alternativer Supraleiter für Basisschichten und Resonatoren, einschließlich der selektiven Integration von Nicht-CMOS-Materialien
• Qubit-Chip-Designstrategien, die 3D-Integration, Chip-zu-Chip-Verbindung und Durchkontaktierungen durch Silizium unterstützen
• Vorkarakterisierung und Messtechnik bei Raumtemperatur für beschleunigtes Feedback und Leistungsvorhersage

Das Prozess-Toolkit des Instituts deckt den gesamten Ablauf vom leeren Siliziumwafer bis zum vollständig 3D-integrierten Quantenchip ab und wird durch statistische Prozesskontrolle und Funktionsprüfungen auf Wafer-Ebene unterstützt. Gleichzeitig sind die einzelnen Prozessmodule modular aufgebaut und können innerhalb festgelegter Design- und Kontaminationsbeschränkungen in kundenspezifische oder Partnerarchitekturen integriert werden.

Mit seiner professionellen CMOS-Pilotlinie kombiniert das Fraunhofer EMFT seine Expertise in der Halbleiterfertigung mit dem Design von Quantenbauelementen der nächsten Generation. Das Ergebnis: ein skalierbarer, verlässlicher und industrietauglicher Weg zu massentauglichen supraleitenden Quantencomputern.

Erfahren Sie mehr über unsere neuesten F&E-Ergebnisse

Wir erreichen mit über 200 µs die höchsten veröffentlichten Energie-Relaxationszeiten für supraleitende Qubits, die mit industrietauglichen Methoden auf großen Wafern hergestellt wurden. Um die Zuverlässigkeit unserer Ergebnisse zu belegen, stellen wir die Statistiken der kryogenen Charakterisierung vieler Qubits zur Verfügung und zeigen durch die Analyse von über 10.000 Qubit-Josephson-Kontakten bei Raumtemperatur die Wiederholbarkeit unserer Herstellungsprozesse. Lesen Sie hier mehr:
CMOS-Compatible, Wafer-Scale Processed Superconducting Qubits Exceeding Energy Relaxation Times of 200us

Weitere Einzelheiten zur Herstellung dieser Chips, zur Ausbeute an Qubits auf großen Wafern und zur Charakterisierung supraleitender Qubits bei Raumtemperatur finden Sie hier:
Advancing Superconducting Qubits: CMOS-Compatible Processing and Room Temperature Characterization for Scalable Quantum Computing beyond 2D Architectures  

Wir haben von planaren Bauelementen auf ein 3D-Design umgestellt und ein Flip-Chip-Qubit entwickelt, das speziell auf die Qubit-Technologie des Fraunhofer EMFT zugeschnitten ist. Die erfolgreiche Herstellung in der Pilotlinie des Fraunhofer EMFT bestätigt die Funktionalität des Designs. Lesen Sie hier mehr:
A Demonstration of Multifloating Superconducting Qubits on a 3-D Flip-Chip Platform With TLS Loss Mitigation via Apertures 

Die Herstellung von 3D-integrierten supraleitenden Qubits ist herausfordernd. Wir haben als eines der ersten RTOs weltweit die Herstellung  eines Flip-Chip-Bauteil auf 200-mm-Wafern unter Einhaltung der CMOS-Fertigungsstandards und Kontaminationsbeschränkungen demonstriert. Lesen Sie hier mehr:
3D-Integrated Superconducting qubits: CMOS-Compatible, Wafer-Scale Processing for Flip-Chip Architectures

Dieses Angebot für modernste waferbasierte supraleitende Qubit-Fertigungsprozesse ist am Fraunhofer EMFT für Ihre Anwendungsthemen verfügbar. Wir freuen uns darauf, von Ihnen zu hören!