Der dünne Siliziumchip

Für heterogene 3D-Integration und Chip-in-Foil Packages werden extrem dünne Siliziumchips benötigt. Die technologische Fähigkeit, dünnes Silizium auf Waferlevel herzustellen, ist eine wichtige Grundlage dafür. Für die umfangreiche Prozessfolge der Dünnungstechnik ist am Fraunhofer EMFT  bestens ausgerüstet, so dass beliebig dünne Devices auf Waferlevel realisiert werden können.  Anwendungsfelder für sehr dünne Halbleiter-Bausteine sind neben der 3D-IC Integration auch die flexible Elektronik für Sensorik am Körper und extrem flache Sensorsysteme für Zustandsüberwachung (predictive maintenance) von Anlagen, Maschinen oder Bauwerken.

Als Chipvereinzelungstechnik für sehr dünne Halbleiterwafer bietet das Fraunhofer EMFT das patentierte Verfahren „Dicing-by-Thinning“ an. Mit den an der Institution vorhandenen Technologien lassen sich flexible Siliziumchips mit einer Dicke von 10 - 30 μm realisieren. Das Handling solcher extrem dünnen Siliziumwafer stellt besondere Herausforderungen dar. Techniken und Hilfsmittel zum sicheren Handling von dünnem Silizium, z.B. elektrostatische Trägersysteme (E-Carrier und E-Foil), gehören ebenfalls zu den Kompetenzen des Fraunhofer EMFT. E-Carrier Systeme ermöglichen auch eine Rückseiten-Prozessierung von extrem dünnen und fragilen Halbleitersubstraten.

Durch die langjährigen Forschungsarbeiten zur Herstellung von sehr dünnen Halbleitersubstraten hat das Fraunhofer EMFT fundierte Kompetenzen und Methoden zur mechanischen und elektrischen Charakterisierung von dünnen Siliziumchips aufgebaut.

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