Waferbasierte Herstellungsverfahren von supraleitenden Qubits

Die Forschenden des Fraunhofer EMFT nutzen die einzigartigen Eigenschaften bestimmter Schaltungselemente aus supraleitenden Materialien bei sehr tiefen Temperaturen, um ein Quantensystem auf einem Chip zu realisieren, das zur Durchführung von Quantenberechnungen genutzt werden kann. Gleichzeitig kann ein solcher Quantenchip ähnlich wie ein aus der Halbleiterindustrie bekannter klassischer integrierter Schaltkreis entworfen und hergestellt werden.

Supraleitende Qubits: Auf dem Weg zu einer Skalierbarkeit von über 100

Bei der Realisierung solch supraleitender Quantenchips konzentrieren sich die meisten derzeitigen Ansätze auf eine Herstellung in kleinem Maßstab mit spezialisierter Technologie. Um jedoch eine echte Skalierbarkeit dieser Architektur über 100 oder sogar 1000 Qubits hinaus zu erreichen, fokussieren wir uns am Fraunhofer EMFT auf die Entwicklung von Foundry-ähnlichen Herstellungsprozessen für supraleitende Qubits. Dabei nutzen wir Industrieanlagen sowie Methoden im 200-mm-Wafer-Maßstab und beachten etablierte Kontaminationsrichtlinien in der CMOS-Fertigung. Mithilfe der professionellen CMOS-Pilotlinie des Instituts und der jahrzehntelangen internen Erfahrung in der Halbleiterfertigung will unser Team nicht nur die erforderliche Präzision, sondern auch die notwendige Reproduzierbarkeit bei der Chipherstellung erreichen, um die für universell einsetzbare Quantencomputer erforderliche Skalierung zu ermöglichen.

Die wichtigsten Bestandteile eines supraleitenden Qubit-Chips sind koplanare Resonatoren aus supraleitenden Materialien und Josephson-Übergänge. Die Forschenden des Fraunhofer EMFT haben mit einem auf Aluminium basierten Qubit-Design bereits T1-Kohärenzzeiten von annähernd 100 µs nachgewiesen. Um die Leistung weiter zu verbessern, konzentriert sich unsere Entwicklung auf folgende Schwerpunkte:

• Optimierung des Vollaluminiumprozesses in Bezug auf Qualität und On-Wafer- sowie Wafer-to-Wafer-Uniformität
• Charakterisierung und Qualitätsoptimierung der Oxidschicht in den Josephson-Übergängen
• Optimierung des Qualitätsfaktors von koplanaren Wellenleiterresonatoren aus verschiedenen Supraleitern
• CMOS-kompatible Integration von alternativen Supraleitern für Basisschicht- und Resonatorstrukturen (einschließlich Nicht-CMOS-Materialien) in die Al-basierten Qubit-Prozesse
• CMOS-kompatibles Qubit-Chipdesign für die Integration in 3D-Architekturen mit Chip-to-Chip-Bonding und/oder Durchkontaktierungen im Silizium
• Vorab-Charakterisierungsmethoden bei Raumtemperatur für die Qualitätskontrolle und Vorhersage der Qubit-Leistung

Unser Prozessportfolio zielt darauf ab, den gesamten Bereich von einem blanken Siliziumwafer bis zu einem vollständig 3D-integrierten Quantenchip abzudecken, begleitet von einem stabilen Prozesskontrollkonzept und Funktionstests auf Waferebene. Gleichzeitig sind die einzelnen Prozessblöcke flexibel genug, um innerhalb unserer Designregeln und Kontaminationsspezifikationen in Architekturen von anderen Anbietern integriert zu werden. Das Team konzentriert sich auf die Herstellung supraleitender Qubits mit industrietauglichen Werkzeugen und Verarbeitungsmethoden auf 200-mm-Wafern in der Pilotlinie des Fraunhofer EMFT und trägt damit dazu bei, die Technologie in den für praktische Quantencomputing-Anwendungen erforderlichen Maßstab zu bringen. Unsere jüngsten Ergebnisse haben die Tür ein gutes Stück weiter geöffnet.

Erfahren Sie mehr über unsere neuesten F&E-Ergebnisse

Wir erreichen mit über 200 µs die höchsten veröffentlichten Energie-Relaxationszeiten für supraleitende Qubits, die mit industrietauglichen Methoden auf großen Wafern hergestellt wurden. Um die Zuverlässigkeit unserer Ergebnisse zu belegen, stellen wir die Statistiken der kryogenen Charakterisierung vieler Qubits zur Verfügung und zeigen durch die Analyse von über 10.000 Qubit-Josephson-Kontakten bei Raumtemperatur die Wiederholbarkeit unserer Herstellungsprozesse. Lesen Sie hier mehr:
CMOS-Compatible, Wafer-Scale Processed Superconducting Qubits Exceeding Energy Relaxation Times of 200us

Weitere Einzelheiten zur Herstellung dieser Chips, zur Ausbeute an Qubits auf großen Wafern und zur Charakterisierung supraleitender Qubits bei Raumtemperatur finden Sie hier:
Advancing Superconducting Qubits: CMOS-Compatible Processing and Room Temperature Characterization for Scalable Quantum Computing beyond 2D Architectures  

Wir haben von planaren Bauelementen auf ein 3D-Design umgestellt und ein Flip-Chip-Qubit entwickelt, das speziell auf die Qubit-Technologie des Fraunhofer EMFT zugeschnitten ist. Die erfolgreiche Herstellung in der Pilotlinie des Fraunhofer EMFT bestätigt die Funktionalität des Designs. Lesen Sie hier mehr:
A Demonstration of Multifloating Superconducting Qubits on a 3-D Flip-Chip Platform With TLS Loss Mitigation via Apertures 

Die Herstellung von 3D-integrierten supraleitenden Qubits ist herausfordernd. Wir haben als eines der ersten RTOs weltweit die Herstellung  eines Flip-Chip-Bauteil auf 200-mm-Wafern unter Einhaltung der CMOS-Fertigungsstandards und Kontaminationsbeschränkungen demonstriert. Lesen Sie hier mehr:
3D-Integrated Superconducting qubits: CMOS-Compatible, Wafer-Scale Processing for Flip-Chip Architectures

Dieses Angebot für modernste waferbasierte supraleitende Qubit-Fertigungsprozesse ist am Fraunhofer EMFT für Ihre Anwendungsthemen verfügbar. Wir freuen uns darauf, von Ihnen zu hören!